【導(dǎo)讀】本文的目的并不是推導(dǎo)傳輸線(xiàn)方程，解釋為什么會(huì)出現(xiàn)以下的情況，我們的目的是說(shuō)明在什么地方需要使用它以及如何使用。文章通過(guò)實(shí)際案例中的傳輸線(xiàn)理論，闡述可能出現(xiàn)的結(jié)果，并推薦了相應(yīng)的解決方案來(lái)避免一些常見(jiàn)錯(cuò)誤。典型的高速信號(hào)通路如圖1所示。高速信號(hào)通路中經(jīng)常出現(xiàn)的問(wèn)題有：
引言
隨著高速信號(hào)的普及，迫切需要保證這些信號(hào)接口能夠維持正確時(shí)序和保真度的措施。上升時(shí)間一般在亞納秒級(jí)，傳輸延時(shí)在納秒級(jí)。系統(tǒng)對(duì)時(shí)序的要求越來(lái)越嚴(yán)格，如果不對(duì)信號(hào)通路進(jìn)行認(rèn)真分析，將無(wú)法獲得精確的時(shí)序。
- 不希望的振蕩
- 波形振鈴
- 過(guò)沖和下沖
- 在波形上升沿和下降沿出現(xiàn)的邊沿效應(yīng)
上面所有這些效應(yīng)會(huì)引入大量的時(shí)序誤差，某些情況下還會(huì)產(chǎn)生直流誤差，從而劣化了信號(hào)通路。優(yōu)化信號(hào)通路可避免這些誤差，在下面的案例研究中將進(jìn)行演示。
圖1. 簡(jiǎn)單的高速傳輸線(xiàn)
圖1所示的電路中，源和負(fù)載阻抗都是電阻。對(duì)于下面的案例研究，我們將保持其電阻性，以便簡(jiǎn)化分析。傳輸線(xiàn)的特性阻抗一般定義為ZO。在理想情況下，RS = ZO = RL。對(duì)于這些相同的案例研究，我們使用50Ω的阻抗。分析中可以采用任意阻抗，結(jié)果類(lèi)似。
基本傳輸線(xiàn)理論
傳輸線(xiàn)有兩種基本簡(jiǎn)化電路。
1.無(wú)損傳輸線(xiàn)
圖2所示為無(wú)損傳輸線(xiàn)。它之所以是無(wú)損的，是因?yàn)闆](méi)有產(chǎn)生損耗的阻性元件。
圖2. 無(wú)損傳輸線(xiàn)
采用四種阻抗定義無(wú)損和有損傳輸線(xiàn)。
- L = 單位長(zhǎng)度特征電感
- C = 單位長(zhǎng)度特征電容
- R = 單位長(zhǎng)度特征電阻
- G = 單位長(zhǎng)度特征電導(dǎo)
2.有損傳輸線(xiàn)
如果R << jωL，G << jωC，那么可以忽略R和G的有損項(xiàng)。這是對(duì)圖3的假設(shè)，由此，我們只需要參考圖2。
圖3. 有損傳輸線(xiàn)
兩個(gè)基本特征參數(shù)定義了圖2所示傳輸線(xiàn)。
1.特征阻抗(ZO)，其中：
；注意：這是一個(gè)實(shí)數(shù)。傳輸時(shí)間(τ)，其中：
典型線(xiàn)路阻抗
表1列出了一些常見(jiàn)導(dǎo)線(xiàn)的典型阻抗和傳輸延時(shí)。
表1. 線(xiàn)路阻抗的典型特征參數(shù)
傳輸反射
現(xiàn)在，我們通過(guò)觀(guān)察三個(gè)基本阻抗來(lái)研究信號(hào)通路對(duì)信號(hào)保真度的影響。
RS = 驅(qū)動(dòng)源阻抗。它會(huì)隨著應(yīng)用而變化。某些應(yīng)用中，RS為50Ω，有的應(yīng)用則是75Ω；如果由具有反饋通路的緩沖器直接驅(qū)動(dòng)，它可能是數(shù)十歐姆甚至更低。當(dāng)輸出來(lái)自CMOS緩沖器時(shí)，則可能是幾千歐姆。
ZO = 信號(hào)通路或傳輸線(xiàn)的阻抗。該信號(hào)通路也會(huì)因?yàn)槲覀兯x擇的單線(xiàn)、同軸電纜、微帶線(xiàn)或帶狀線(xiàn)的不同而變化。信號(hào)通路還具有另外一個(gè)更重要的參數(shù)，即，信號(hào)通過(guò)整個(gè)通路的時(shí)間(τ)。
RL = 負(fù)載，這是我們定義的負(fù)載。在下面的案例中它為電阻，隨應(yīng)用的不同而變化。
所有三個(gè)參數(shù)都會(huì)以不同的方式影響信號(hào)，利用圖4所示設(shè)置分析其影響。這一設(shè)置是所有案例研究中所采用的基本電路。
圖4. 測(cè)試原理圖
圖4中類(lèi)似的設(shè)置會(huì)產(chǎn)生兩種反射。一是源反射系數(shù)(SRC)，即RS和ZO的相互作用，二是負(fù)載反射系數(shù)(LRC)，即ZO和RL的相互作用。所有這些反射系數(shù)都表示反射回來(lái)的電壓，其定義如下：
以及
案例研究
下面的四個(gè)案例研究以圖4中的設(shè)置為參考。唯一變化的參數(shù)是RS、ZO和RL。
案例1 (RS = 0Ω，RL = ∞，ZO = 50Ω，τ = 2.5ns)
規(guī)格與其最接近的實(shí)際案例是驅(qū)動(dòng)ECL輸入的低阻緩沖器。
圖4中的發(fā)生器提供幅度為1V、上升時(shí)間(tr)為500ps的階躍脈沖。具有上述阻抗的VOUT仿真曲線(xiàn)如圖5所示。
圖5. RS = 0Ω，RL = ∞，ZO = 50Ω，τ = 2.5ns
這一設(shè)置的問(wèn)題是在輸出節(jié)點(diǎn)VOUT出現(xiàn)了滿(mǎn)幅振蕩。這一案例有些不切實(shí)際，因?yàn)槲覀円话悴粫?huì)驅(qū)動(dòng)零阻抗的傳輸線(xiàn)，也不會(huì)有無(wú)窮大的負(fù)載。然而，這達(dá)到了突出問(wèn)題的目的，即，如果阻抗和所采用的負(fù)載接近時(shí)，將出現(xiàn)這一情況。
案例2 (RS = 10Ω，RL = 10kΩ，ZO = 50Ω，τ = 2.5ns)
案例2要更實(shí)際一些，它演示了使用低阻緩沖器，在這個(gè)例子中為10Ω，驅(qū)動(dòng)帶有高阻抗負(fù)載的50Ω傳輸線(xiàn)。結(jié)果如圖6所示。在這一曲線(xiàn)中可以看到，在輸出節(jié)點(diǎn)VOUT觀(guān)察到了非常普遍的振鈴問(wèn)題；振鈴最終衰減下去。
圖6. RS = 10Ω，RL = 10kΩ，ZO = 50Ω，τ = 2.5ns
案例3 (RS = 30Ω，RL = 500Ω，ZO = 50Ω，τ = 2.5ns)
案例3和部分典型設(shè)置非常相似。這里，輸入緩沖阻抗為30Ω，傳輸線(xiàn)是50Ω，負(fù)載為500Ω。測(cè)試設(shè)置和案例1、案例2的相同，但是振蕩或者振鈴大大降低了。我們?cè)趫D7曲線(xiàn)上所看到的是VOUT節(jié)點(diǎn)輸出波形的標(biāo)準(zhǔn)過(guò)沖和下沖。
圖7. RS = 30Ω，RL = 500Ω，ZO = 50Ω，τ = 2.5ns
案例4 (RS = 50Ω，RL = 50Ω，ZO = 50Ω，τ = 2.5ns)
最后，案例4闡述了輸入和傳輸線(xiàn)理想匹配以及傳輸線(xiàn)和輸出相匹配的情況。圖8所示為我們希望在VOUT節(jié)點(diǎn)出現(xiàn)的波形，沒(méi)有振蕩、振鈴或過(guò)沖。
圖8. RS = 50Ω，RL = 50Ω，ZO = 50Ω，τ = 2.5ns
案例結(jié)果討論
1.這里所討論的四個(gè)案例代表了很多可能案例的集合，這些案例出現(xiàn)的問(wèn)題和上面看到的相似。顯然，我們應(yīng)該對(duì)源、傳輸線(xiàn)和負(fù)載進(jìn)行匹配才能得到最佳結(jié)果。但是，實(shí)現(xiàn)匹配要比上面案例所建議的措施困難得多。需要仔細(xì)研究：
a. 源 源需要有匹配阻抗以及較大的帶寬，但這并非總是可行。而且，有時(shí)源的邊沿可能已經(jīng)有缺陷，例如，振鈴、過(guò)沖、下沖和下陷等，從而使匹配問(wèn)題更加復(fù)雜。
b. 傳輸線(xiàn) 傳輸線(xiàn)一般是印刷電路板(PCB)走線(xiàn)、較長(zhǎng)的同軸電纜、簡(jiǎn)單的導(dǎo)線(xiàn)或者雙絞線(xiàn)電纜等。這種通路的模型并不總是可以簡(jiǎn)化為50Ω的阻抗。其阻抗分布可能非常復(fù)雜，走線(xiàn)本身的實(shí)際形狀使得阻抗分配更加復(fù)雜。
c. 負(fù)載 負(fù)載并不總是簡(jiǎn)單的阻性負(fù)載。還需考慮負(fù)載連接有其它復(fù)雜阻抗的問(wèn)題。加入連接器也是負(fù)載變得更加復(fù)雜。
2.源、信號(hào)通路和負(fù)載之間沒(méi)有進(jìn)行仔細(xì)的匹配會(huì)導(dǎo)致輸出產(chǎn)生振蕩、有害的振鈴效應(yīng)等。圖5、圖6和圖7非常清楚地顯示了這些問(wèn)題。
3.這四個(gè)案例還說(shuō)明了我們能夠減小甚至消除振鈴問(wèn)題的途徑。對(duì)于這些案例，提高低阻抗源的輸出阻抗就能夠有效地增大輸出阻抗，使其接近所需要的50Ω阻抗。對(duì)高阻抗負(fù)載進(jìn)行匹配也能夠有效地得到50Ω阻抗。
4.需要注意的是脈沖邊沿振鈴和假象會(huì)改變波形，它對(duì)系統(tǒng)性能的影響很大。特別是這些假象出現(xiàn)在比較器輸入時(shí)，會(huì)導(dǎo)致錯(cuò)誤的觸發(fā)。假象還會(huì)增大信號(hào)通路的延時(shí)。優(yōu)化信號(hào)通路有助于減小這些有害的影響。
分析并驗(yàn)證結(jié)果
反射圖
理論上，您可以畫(huà)出眾所周知的“反射”圖，驗(yàn)證上面所有案例的結(jié)果。這是非常有用方式，能夠更好地理解這些信號(hào)是怎樣出現(xiàn)在輸出端的。雖然反射圖很有幫助，但是需要一定的時(shí)間，如果電路比較復(fù)雜，也很難使用。最簡(jiǎn)單的方法是下面仿真一節(jié)所建議的SPICE仿真。使用SPICE仿真器之一對(duì)這四個(gè)案例進(jìn)行仿真。
仿真
優(yōu)化信號(hào)通路最快的方法是使用SPICE型仿真器。電路如圖4那樣簡(jiǎn)單。記住以下幾點(diǎn)非常重要。
使用精確的源模型，如圖4所示。只有源的輸出部分需要建模。這一模型應(yīng)表示出串聯(lián)電阻、串聯(lián)電感和并聯(lián)電容。
圖4中表示的傳輸線(xiàn)不論是PCB走線(xiàn)還是同軸電纜、雙絞線(xiàn)等，都需要建立準(zhǔn)確的模型。
最后，對(duì)圖4中的負(fù)載也需要進(jìn)行精確建模，以反映出電阻、電感和并聯(lián)電容。
對(duì)源、傳輸線(xiàn)和負(fù)載進(jìn)行建模較好的工具是時(shí)域反射計(jì)(TDR)。使用TDR可以測(cè)量R、L和C等元件，從而建立更準(zhǔn)確的模型。
總結(jié)
很容易看出，如果不能仔細(xì)地匹配整個(gè)信號(hào)通路上的源、傳輸線(xiàn)和負(fù)載，將會(huì)出現(xiàn)信號(hào)劣化。上面討論的四個(gè)案例對(duì)此進(jìn)行了演示。如果達(dá)不到匹配，會(huì)有無(wú)法預(yù)見(jiàn)的誤差出現(xiàn)。使用SPICE仿真器及其簡(jiǎn)化建模方法能夠很快地找到問(wèn)題所在。利用這些信息，可以迅速設(shè)計(jì)并驗(yàn)證解決方案。
隨著頻率的升高，需要投入大量的精力對(duì)整個(gè)信號(hào)通路進(jìn)行建模和仿真。這樣可以保證最準(zhǔn)確、可預(yù)測(cè)的結(jié)果。
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