根據(jù)我們以往的經(jīng)驗，想就以下幾方面談談自己的看法：
要明確設計目標
接受到一個設計任務，首先要明 確其設計目標，是普通的PCB板高頻PCB板小信號處理PCB板還是既有高頻率又有小信號處理的PCB板如果是普通的 PCB板，只要做到布局布線合理整齊，機械尺寸準確無誤即可，如有中負載線和長線，就要采用一定的手段進行處理，減輕負載，長線要加強驅(qū)動，重點是防止長線反射當板上有超過40MHz的信號線時就要對這些信號線進行特殊的考慮比如線間串擾等問題如果頻率更高一些對布線的長度就有更嚴格的限制。
根據(jù)分布參數(shù)的網(wǎng)絡理論高速電路與其連線間的相互作用是決定性因素在系統(tǒng)設計時不能忽略，隨著門傳輸速度的提高在信號線上的反對將會相應增加相鄰信號線間的 串擾將成正比地增加通常高速電路的功耗和熱耗散也都很大。在做高速PCB時應引起足夠的重視當板上有毫伏級甚至微伏級的微弱信號時對這些信號線就需要特別 的關照小信號由于太微弱非常容易受到其它強信號的干擾屏蔽措施常常是必要的否則將大大降低信噪比以致于有用信號被噪聲淹沒不能有效地提取出來對板子的調(diào)測也要在設計階段加以考慮測試點的物理位置測試點的隔離等因素不可忽略因為有些小信號和高頻信號是不能直接把探頭加上去進行測量的，此外還要考慮其他一些相 關因素如板子層數(shù)采用元器件的封裝外形板子的機械強度等在做PCB板子前要做出對該設計的設計目標心中有數(shù)。
了解所用元器件的功能對布局布線的要求
我們知道有些特殊元器件在布局布線時有特殊的要求比如LOTI和APH所用的模擬信號放大器模擬信號放大器對電源要求要平穩(wěn)紋波小模擬小信號部分要盡量遠離功率器件在OTI板上小信號放大部分還專門加有屏蔽罩把雜散的電磁干擾給屏蔽掉NTOI板上用的GLINK芯片采用的是ECL工藝功耗大發(fā)熱厲害對散熱問 題必須在布局時就必須進行特殊考慮若采用自然散熱。
要把GLINK芯片放在空氣流通比較順暢的地方而且散出來的熱量還不能對其它芯片構(gòu)成大的影響如果板子上裝有喇叭或其他大功率的器件有可能對電源造成嚴重的污染這一點也應引起足夠的重視。
元器件布局的考慮元器件的布局
首先要考慮的一個因素就是電性能把連線關系密切的元器件盡量放在一起尤其對一些高速線布局時就要使它盡可能地短功率信號和小信號器件要分開在滿足電路性能的 前提下還要考慮元器件擺放整齊美觀便于測試板子的機械尺寸插座的位置等也需認真考慮高速系統(tǒng)中的接地和互連線上的傳輸延遲時間也是在系統(tǒng)設計時首先要考慮的因素信號線上的傳輸時間對總的系統(tǒng)速度影響很大，特別是對高速的ECL電路雖然集成電路塊本身速度很高，但由于在底板上用普通的互連線每 30cm線長約有2ns的延遲量帶來延遲時間的增加可使系統(tǒng)速度大為降低。象移位寄存器同步計數(shù)器。
這種同步工作部件最好放在同一塊插件板 上因為到不同插件板上的時鐘信號的傳輸延遲時間不相等可能使移位寄存器產(chǎn)主錯誤若不能放在一塊板上則在同步是關鍵的地方從公共時鐘源連到各插件板的時鐘線的長度必須相等四對布線的考慮隨著OTNI和星形光纖網(wǎng)的設計完成以后會有更多的100MHz以上的具有高速信號線的板子需要設計這里將介紹高速線的一些基本概念。
傳輸線印制電路板上的任何一條長的信號通路都可以視為一種傳輸線如果該線的傳輸延遲時間比信號上升時間短得多那么信號上升期間所產(chǎn)主的反射都將被淹沒不再呈現(xiàn)過沖反沖和振鈴對現(xiàn)時大多數(shù)的MOS電路來說由于上升時間對線傳輸延遲時間之比大得多所以走線可長以米計而無信號失真而對于速度較快的邏輯電路特別是超高速ECL 集成電路來說由于邊沿速度的增快若無其它措施走線的長度必須大大縮短以保持信號的完整性有兩種方法能使高速電路，在相對長的線上工作而無嚴重的波形失真 TTL對快速下降邊沿采用肖特基二極管箝位方法使過沖量被箝制在比地電位低一個二極管壓降的電平上這就減少了后面的反沖幅度，較慢的上升邊緣允許有過沖但它被在電平H狀態(tài)下電路的相對高的輸出阻抗5080所衰減此外由于電平H狀態(tài)的抗擾度較大使反沖問題并不十分突出對HCT系列的器件若采用肖特基二極管箝位和串聯(lián)電阻端接方法相結(jié)合其改善的效果將會更加明顯。
做好PCB板設計的一些經(jīng)驗之談（二）
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當沿信號線有扇出時在較高的位速率和較快的邊沿速率下上述介紹的TTL整形方法顯得有些不足因為線中存在著反射波它們在高位速率下將趨于合成從而引起信號嚴重失真和抗干擾能力降低因此為了解決反射問題在ECL系統(tǒng)中通常使用另外一種方法 線阻抗匹配法用這種方法能使反射受到控制信號的完整性得到保證嚴格他說對于有較慢邊沿速度的常規(guī)TTL和CMOS器件來說傳輸線并不是十分需要的。對有較 快邊沿速度的高速ECL器件傳輸線也不總是需要的但是當使用傳輸線時它們具有能預測連線時延和通過阻抗匹配來控制反射和振蕩的優(yōu)點：
1、決定是否采用傳輸線的基本因素有以下五個它們是1系統(tǒng)信號的沿速率
2、連線距離3容性負載(扇出的多少)
3、電阻性負載線的端接方式5允許的反沖和過沖百分比交流抗擾度的降低程度2傳輸線的幾種類型，同軸電纜和雙絞線它們經(jīng)常用在系統(tǒng)與系統(tǒng)之間的連接同軸電纜的特性阻抗通常有50和75雙絞線通常為110 2印制板上的微帶線微帶線是一根帶狀導(信號線)與地平面之間用一種電介質(zhì)隔離開如果線的厚度寬度以及與地平面之間的距離是可控制的則它的特性阻抗也是可以控制的微帶線的特性阻抗Z0為式中Er為印制板介質(zhì)材料的相對介電常數(shù)。
4、為介電質(zhì)層的厚度W為線的寬度t為線的厚度單位長度微帶線的傳輸延遲時間僅僅取決于介電常數(shù)而與線的寬度或間隔無關。
設計者的愛好和系統(tǒng)的要求而定 ，并聯(lián)端接線的主要優(yōu)點是系統(tǒng)速度快和信號在線上傳輸完整無失真長線上的負載，既不會影響驅(qū)動長線的驅(qū)動門的傳輸延遲時間，又不會影響它的信號邊沿速度，但將使信號沿該長線的傳輸延遲時間增大在驅(qū)動大扇出時負載可經(jīng)分支短線沿線分布而不象串聯(lián)端接中那樣必須把負載集總在線的終端串聯(lián)端接方法使電路有驅(qū)動幾 條平行負載線的能力串聯(lián)端接線。由于容性負載所引起的延遲時間增量約比相應并聯(lián)端接線的大一倍而短線則因容性負載使邊沿速度放慢和驅(qū)動門延遲時間增大但是串聯(lián)端接線的串擾比并聯(lián)端接線的要小其主要原因是沿串聯(lián)端接線傳送的信號幅度，僅僅是二分之一的邏輯擺幅因而開關電流也只有并聯(lián)端接的開關電流的一半信號 能量小串擾也就小，PCB板的布線技術(shù)做PCB時是選用雙面板還是多層板要看最高工作頻率和電路系統(tǒng)的復雜程度以及對組裝密度的要求來決定在時鐘頻率超過200MHZ時，最好選用多層板如果工作頻率超過350MHz最好選用以聚四氟乙烯作為介質(zhì)層的印制電路板。因為它的高頻衰耗要小些寄生電容要小些傳輸速度要快些還由于Z0較大而省功耗對印制電路板的走線有如下原則要求1所有平行信號線之間要盡量留有較大的間隔以減少串擾如果有兩條相距較近的信號線最好在兩線之間走一條接地線這樣可以起到屏蔽作用。
設計信號傳輸線時要避免急拐彎以防傳輸線特性阻抗的突變而產(chǎn)生反射，要盡量設計成具有一定尺寸的均勻的圓弧線印制線的寬度可根據(jù)上述微帶線和帶狀線的特性阻抗計算公式計算印制電路板上的微帶線的特性阻抗一般在50120之間要想得到大的特性阻抗線寬，必須做得很窄但很細的線條又不容易制作綜合各種因素考慮一般選擇68左右的阻抗值比較合適，因為選擇68的特性阻抗可以在延遲時間和功耗之間達到最佳平衡一條50的傳輸線將消耗更多的功率較大的阻抗固然可以使 消耗功率減少，但會使傳輸延遲時間。憎大由于負線電容會造成傳輸延遲時間的增大和特性阻抗的降低，但特性阻抗很低的線段單位長度的本征電容比較大所以傳輸延遲時間及特性阻抗受負載電容的影響較小。具有適當端接的傳輸線的一個重要特征是分枝短線對線延遲時間應沒有什么影響。當Z0為50時分枝短線的長度必須 限制在25cm以內(nèi)以免出現(xiàn)很大的振鈴。
5、對于雙面板或六層板中走四層線，電路板兩面的線要互相垂直以防止互相感應產(chǎn)主串擾。
6、印制板上若裝有大電流器件如繼電器指示燈喇叭等它們的地線最好要分開單獨走以減少地線上的噪聲，這些大電流器件的地線應連到插件板和背板上的一個獨立的地總線上去，而且這些獨立的地線還應該與整個系統(tǒng)的接地點相連接。
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