【導(dǎo)讀】隨著便攜式電子產(chǎn)品、“智能設(shè)備”和汽車電子產(chǎn)品的不斷普及，對 IC 中嵌入模擬功能的需求也不斷增加。這推動了對特定模擬技術(shù)的需求，這些技術(shù)在整個半導(dǎo)體市場中所占的份額越來越大。
隨著便攜式電子產(chǎn)品、“智能設(shè)備”和汽車電子產(chǎn)品的不斷普及，對 IC 中嵌入模擬功能的需求也不斷增加。這推動了對特定模擬技術(shù)的需求，這些技術(shù)在整個半導(dǎo)體市場中所占的份額越來越大。
經(jīng)過一些簡化，模擬技術(shù)可以分為三個主要類別：
高功率BiCMOS：主要目標(biāo)是功率器件的RDSON和擊穿電壓。通常具有非常廣泛的元件類型（雙極、CMOS、LDMOS 和 DEMOS 器件），涵蓋從低壓（LV，幾伏）到極高電壓（HV，數(shù)百伏）的應(yīng)用。
高速BiCMOS：主要目標(biāo)是雙極器件的速度，以支持高達(dá)數(shù)百GHz的高速應(yīng)用。
模擬 CMOS：主要特點(diǎn)是高密度 CMOS 邏輯，以及低寄生、低噪聲和高質(zhì)量無源器件。它們往往是 CMOS 技術(shù)的“衍生物”。
靜電放電 (ESD) 是靜電電荷從人體轉(zhuǎn)移到物體，會在短時間內(nèi)（數(shù)百納秒）產(chǎn)生高電流（幾安培）。ESD 事件可能是由 IC 在制造過程中的人為處理/測試引起的，并可能導(dǎo)致災(zāi)難性的損壞。為了保證處理/測試時的 ESD 魯棒性，每個 IC 都經(jīng)過標(biāo)準(zhǔn) ESD 測試，通常是人體模型 (HBM) 和充電器件模型 (CDM)。
為了達(dá)到所需的 ESD 魯棒性水平，在每個焊盤上添加了專用片上電路（通常稱為“ESD 保護(hù)”或“ESD 鉗位”），以將 ESD 能量吸收到受保護(hù)電路的安全水平。在典型的 ESD 保護(hù)實(shí)施中，每個焊盤到焊盤組合必須具有通過 ESD 保護(hù)的有效 ESD 放電路徑（圖 1）。模擬技術(shù)在 ESD 魯棒性設(shè)計方面提出了許多挑戰(zhàn)。
ESD 技術(shù)挑戰(zhàn)
CMOS 和模擬技術(shù)之間的一個根本區(qū)別在于后者通常是模塊化構(gòu)建的。這允許 IC 設(shè)計人員僅選擇可用工藝掩模的一部分，以定制設(shè)計需求（并非給定工藝中可用的所有組件都可以用于設(shè)計）。
從 ESD 設(shè)計的角度來看，這意味著 ESD 設(shè)計人員必須使用不同的掩模組支持相同的 ESD 應(yīng)用。這可能非常具有挑戰(zhàn)性，因為 ESD 保護(hù)的實(shí)際行為很大程度上取決于掩模組。換句話說，可能需要構(gòu)建同一 ESD 保護(hù)的多個版本，具體取決于可用的掩模組。
模擬技術(shù)的另一個具有挑戰(zhàn)性的方面在于利用模型。的 CMOS 技術(shù)的使用壽命只有幾年，而模擬技術(shù)的使用壽命可能為 10-15 年，甚至 20 年。在此生命周期內(nèi)產(chǎn)生的應(yīng)用組合對于 ESD 設(shè)計來說是一個相當(dāng)大的挑戰(zhàn)。
漏極擴(kuò)展 MOS 的ESD 設(shè)計挑戰(zhàn)
漏極擴(kuò)展 MOS (DEMOS) 是一種在高摻雜漏極區(qū)域或漏極擴(kuò)展中添加同類型低摻雜區(qū)域的器件（圖 2）。這會影響額定電壓（即擊穿增加）和漏極-柵極壓降（與柵極氧化物可靠性相關(guān)）。另一方面，這種類型的設(shè)計會降低驅(qū)動電流特性，因為通道通常沒有針對該結(jié)進(jìn)行優(yōu)化。更復(fù)雜的版本是橫向擴(kuò)散 MOS (LDMOS)，具有更好的電流驅(qū)動特性。
從 ESD 角度來看，DEMOS 晶體管具有非常低的 ESD 魯棒性，即在 ESD 條件下承受高電流密度的能力。DEMOS 的 ESD 弱點(diǎn)是高效 ESD 設(shè)計的主要挑戰(zhàn)，因為它需要特殊的 ESD 保護(hù)電路，該電路在 ESD 事件期間不會使用 DEMOS 晶體管（這會影響面積）。過去 15 年中的多項研究已經(jīng)解決了這個具體問題，這也得益于在的 CMOS 技術(shù)中使用這些組件。
近的一項工作 [1] 表明，阻斷高摻雜/低摻雜漏極區(qū)域（圖 3 中的“SBLK”區(qū)域）上的硅化過程可以顯著提高 DEMOS 晶體管的 ESD 魯棒性。
這種結(jié)構(gòu)基本上增加了漏極側(cè)的電阻。雖然其具體影響相當(dāng)復(fù)雜，但它可以被視為一種通過器件整個寬度上的 ESD 電流分布防止電流傳導(dǎo)不均勻的方法。
3 維 TCAD 電熱仿真清楚地描繪了沿器件整個寬度的均勻 ESD 電流分布，以及漏極區(qū)域硅化物的阻擋（圖 4）。這將允許具有這種結(jié)構(gòu)的 DEMOS 耗散一些 ESD 能量，從而減少對 ESD 保護(hù)設(shè)計的限制。
高壓有源 FET
“有源 FET”是非常流行的 ESD 保護(hù)器件，通常用于低壓應(yīng)用。該名稱指的是在有源工作模式下 ESD 電流通過 MOS 器件分流的事實(shí)。該模式僅在 ESD 條件下通過 ESD 事件檢測器啟用。該電路定時在 ESD 事件的整個持續(xù)時間（1-2 微秒）內(nèi)保持導(dǎo)通狀態(tài)。
在 CMOS 技術(shù)中，氧化物和漏極結(jié)共享相同的額定電壓，通態(tài)是通過漏極與柵極的瞬態(tài)耦合來實(shí)現(xiàn)的。圖 5 顯示了該概念的基本實(shí)現(xiàn)。
對于高壓器件（如前面提到的 DEMOS 和 LDMOS），漏極額定值可能遠(yuǎn)高于柵極額定值（例如，漏極額定值為 20V，而柵極額定值僅為 3.3V）。因此，如圖所示的電路將無法工作，因為漏極和柵極基本上具有相同的電壓，從而導(dǎo)致柵極可靠性問題（圖 5）。
需要一種方法來分壓焊盤電壓以獲得適當(dāng)?shù)臇艠O電壓。這可以通過源跟隨級來實(shí)現(xiàn)（圖 6）。該方案允許典型的高壓器件在正常的漏極和柵極工作額定值內(nèi)工作。此外，與電路相比，它還具有兩個顯著優(yōu)勢（圖 5）：
電容要小得多，因為它驅(qū)動的晶體管要小得多。
開啟/關(guān)閉時間常數(shù)是分開的，并且可以單獨(dú)優(yōu)化。
高壓可控硅整流器 (SCR)
可控硅（SCR）是pnpn結(jié)構(gòu)。憑借嵌入該 pnpn 結(jié)構(gòu)中的垂直 pnp 晶體管和橫向 npn 晶體管的相互耦合，SCR 成為 ESD 功耗方面有效的器件。一旦兩個雙極晶體管之一開啟，另一個雙極晶體管也會開啟，依此類推。
參考圖 2，通過在漏極阱擴(kuò)展內(nèi)添加高摻雜 P 型擴(kuò)散，將 SCR 集成到任何 DeMOS（或 LDMOS）中都非常簡單。從圖6中可以看出，形成了npn和pnp相互耦合的pnpn結(jié)構(gòu)。此外，柵極的存在可用于進(jìn)一步調(diào)整 HV-SCR ESD 特性。
SCR 類型的根本問題是隨著所施加 ESD 應(yīng)力的脈沖寬度增加，它們保持功率縮放特性的能力 [2]。更具體地說，根據(jù) SCR 在 100ns ESD 脈沖下消耗的功率，人們預(yù)計 [2] 在 200ns 和 500ns ESD 脈沖下會消耗一定的功率。
然而，200ns 和 500ns ESD 脈沖下的實(shí)際功耗遠(yuǎn)低于預(yù)期（圖 8）。這是一個重大問題，特別是在 ESD 脈沖源自系統(tǒng)級事件的情況下，其中應(yīng)力持續(xù)時間可能大大超過標(biāo)準(zhǔn) HBM 事件的持續(xù)時間。
高壓雙極
正如高壓 SCR 所強(qiáng)調(diào)的那樣，高壓雙極器件也無法避免較差的縮放功率縮放特性。如圖 9 所示，實(shí)際功耗從 100ns 開始就不遵循功率縮放定律。
除了與設(shè)計為 ESD 保護(hù)電路的高壓雙極器件相關(guān)的功率縮放問題外，還需要考慮與高壓雙極器件相關(guān)的另一個方面：由與相鄰焊盤相連的 N 擴(kuò)散形成的寄生雙極器件。
參考圖 10，焊盤（PAD1 和 PAD2）通常具有以公共接地 (GND) 為基準(zhǔn)的 ESD 保護(hù)。如果發(fā)生從 PAD1 到 PAD2 的 ESD 事件，ESD 電流（圖 10 中的紅色實(shí)線）將從 ESD 保護(hù) 1 流經(jīng)公共 GND 和 ESD 保護(hù) 2，到達(dá) PAD2。隨著 N 擴(kuò)散與 PAD1 和 PAD2 相關(guān)，現(xiàn)在形成了寄生 npn 雙極（公共 p 基板充當(dāng)雙極的基極），它可以在 ESD 事件期間傳導(dǎo)電流，并終失效。
此配置的主要問題是由于 ESD 保護(hù) 2 中流動的 ESD 電流，寄生雙極（公共接地）的基極具有升高的電勢。這使得寄生雙極非常容易被觸發(fā)，因此，容易失敗。
與 CMOS 技術(shù)不同，在模擬技術(shù)中，使用多個 N 型擴(kuò)散來支持許多不同的額定電壓和隔離技術(shù)是很常見的。因此，N 型擴(kuò)散的任何排列都會在類似于圖 10 所示的情況中產(chǎn)生寄生?？紤]到發(fā)射極、集電極、基極類型的數(shù)量和幾何效應(yīng)，很可能在一個給定的技術(shù)。這對于 ESD 設(shè)計來說是相當(dāng)具有挑戰(zhàn)性的，因為 ESD 保護(hù)網(wǎng)絡(luò)必須能夠充分保護(hù)上述寄生效應(yīng)。
ESD 資格挑戰(zhàn)
“片上”系統(tǒng)級要求
為了保證 IC 制造過程中對 ESD 事件的魯棒性，需要執(zhí)行 HBM 和 CDM 測試。過去幾年，出現(xiàn)了一種新趨勢，要求在 IC 級提供系統(tǒng)級 ESD 保護(hù)。通常，系統(tǒng)級 ESD 保護(hù)是在系統(tǒng)級解決的，方法是在電路板上（靠近 ESD 應(yīng)力源）放置專用瞬態(tài)電壓抑制器 (TVS) 電路。這一趨勢背后的基本原理是，如果單個 IC 具有 ESD 系統(tǒng)級魯棒性，則可以消除 TVS（從而降低成本和系統(tǒng)設(shè)計復(fù)雜性）。
不討論為什么這個原理有缺陷，這些要求對 IC 級 ESD 設(shè)計的影響是巨大的，不僅在 ESD 面積方面，而且在設(shè)計復(fù)雜性和所需的學(xué)習(xí)周期方面。
定制 ESD 級別要求
IC 級 ESD 穩(wěn)健性的典型 ESD 級別要求是 2000V HBM 和 500V CDM。盡管已明確證明 1000V HBM 和 250V CDM 在當(dāng)今的制造環(huán)境中可提供非常可靠的 ESD 設(shè)計，但某些客戶可能需要在選定引腳上具有 >8KV HBM 性能，以處理未指定的系統(tǒng)級事件。這些要求的影響在面積和開發(fā)時間方面再次非常重要。
可持續(xù)發(fā)展戰(zhàn)略
模擬技術(shù)組件產(chǎn)品組合的廣度以及隨后需要保護(hù)的大量應(yīng)用并不適合滿足所有要求的“單一 ESD 策略”。因此，模擬技術(shù)領(lǐng)域的 ESD 工程師正在研究所有 ESD 保護(hù)策略，仔細(xì)權(quán)衡利弊，以找到合適的解決方案。
有源 FET：它們在低壓應(yīng)用中非常有效且受歡迎。然而，對于高電壓應(yīng)用，低 FET 驅(qū)動電流和大面積的結(jié)合使其吸引力下降。
基于擊穿的器件：它們依賴于寄生雙極 npn 或 pnp。由于出色的面積/ESD 性能權(quán)衡，基于 Npn 的器件非常受歡迎。主要缺點(diǎn)是難以控制過程變化的性能。
SCR：這些解決方案在面積/ESD 性能方面是有效的，并且非常易于設(shè)計。然而，從 DRC-LVS 的角度來看，固有的閂鎖風(fēng)險和實(shí)施困難在一定程度上限制了它們的使用。
自我保護(hù)：該解決方案在大型輸出驅(qū)動器的情況下非常有效，該驅(qū)動器也可以設(shè)計為承受 ESD 事件。缺點(diǎn)是需要在 IP 和 ESD 之間進(jìn)行協(xié)同設(shè)計。
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